Titelaufnahme

Titel
Design methodology for custom reconfigurable logic architectures : design and application domain specific mixed-grained ultra-low-power reconfigurable logic for control and computation in wireless sensor networks / by Johann Glaser
VerfasserGlaser, Johann
Begutachter / BegutachterinJantsch, Axel ; Grimm, Christoph
Erschienen2015
UmfangXII, 221 S. : Ill., graph. Darst.
HochschulschriftWien, Techn. Univ., Diss., 2015
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
Bibl. ReferenzOeBB
DokumenttypDissertation
Schlagwörter (DE)Entwicklungsmethodik / Rekonfigurierbare Logik / Ultra -Low-Power / Anwendungsspezifisch / Grobgranular / Gemischtgranular
Schlagwörter (EN)Design Methodology for Custom Reconfigurable Logic Architectures
URNurn:nbn:at:at-ubtuw:1-84786 Persistent Identifier (URN)
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Design methodology for custom reconfigurable logic architectures [3.5 mb]
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Zusammenfassung (Deutsch)

Aktuelle Trends in Richtung allgegenwärtiger Elektronik und dem Internet of Things (IoT) verlangen eine geringe Leistungsaufnahme der Komponenten, zum Beispiel der Knoten eines Funksensornetzwerks.Ein Ansatz zur Reduktion des Energieverbrauchs ist die CPU durch autonome Module zu entlasten. Diese übernehmen einfache Aufgaben, z. B. periodische Sensormessungen.Dadurch kann die CPU länger in einem inaktiven Low-Power Modus verbleiben. Sie wird nur aktiviert, wenn komplexere Aufgaben ausgeführt werden müssen, z. B. um einen neuen Wert über das Funknetzwerk zu übertragen. Solche autonomen Module müssen rekonfigurierbar sein um unterschiedliche Ansprüche zu erfüllen, um an neue Umgebungen angepasst zu werden und um Fehler zu korrigieren. In dieser Dissertation wird eine neue Methodik zur Entwicklung solcher rekonfigurierbarer Module vorgestellt. Im Gegensatz zur Entwicklung mit FPGAs, bei der Chips mit einer vordefinierten Architektur konfiguriert werden, beinhaltet die vorgestellte Methodik die Entwicklung der Halbleiterschaltung. Die rekonfigurierbaren Module müssen sowohl digitale Steuerungslogik als auch Datenverarbeitung unterstützten. Um die Chipfläche und Leistungsaufnahme zu verringern wird eine gemischt-granulare Logikarchitektur eingesetzt. Neben feingranularen Funktionseinheiten und Signalen beinhaltet diese auch grobgranulare Funktionseinheiten mit komplexerer Funktionalität, die Signalvektoren mit mehreren Bits verarbeiten. Das erfordert, dass heterogene, also mehrere verschiedene Arten von Funktionseinheiten integriert werden. Daraus folgt, dass jedes rekonfigurierbare Modul spezifisch für den gegebenen Anwendungsbereich entwickelt werden muss. Aktuelle Entwicklungsmethoden für rekonfigurierbare Logikarchitekturen sind auf den Anwendungsbereich Datenverarbeitung limitiert und unterstützen keine digitale Steuerungslogik. Diese Ansätze verwenden entweder grobgranulare oder feingranulare, aber unterstützen keine gemischtgranularen Architekturen. Die Funktionseinheiten der rekonfigurierbaren Logik müssen entweder explizit instanziiert oder manuell zugeordnet werden. Aktuelle Architekturen für rekonfigurierbare Zustandsautomaten benötigen viel Chipfläche oder verursachen hohen Stromverbrauch. Die Entwicklungsmethodik, die in dieser Dissertation vorgestellt wird, ist die erste, die beides, digitale Steuerungslogik als auch Datenverarbeitung, unterstützt. Sie ist universell und unabhängig vom Anwendungsbereich des rekonfigurierbaren Moduls. Die zugrundeliegende Architektur ist eine Sammlung von rekonfigurierbaren Funktionseinheiten, die mit einem rekonfigurierbaren Interconnect verbunden sind, und unterstützt ausdrücklich gemischt-granulare Logik. Die Funktionalität eines rekonfigurierbaren Moduls wird mit einem Satz von Beispielapplikationen als VHDL oder Verilog Logikdesigns angegeben. Das ermöglicht die Definition von digitaler Steuerungslogik und Datenverarbeitung gemeinsam mit allen Signalen und Zyklus-genauem Timing. Von diesen Beispielapplikationen werden die Funktionseinheiten und das Interconnect in einem neuen semi-automatischen Verfahren optimiert. Das so entstandene rekonfigurierbare Modul kann jede Beispielapplikationen implementieren und stellt zusätzlich Flexibilität für neue Applikationen bereit. Um diese Flexibilität zu erhöhen können bei der Optimierung des Moduls zusätzliche Funktionseinheiten und Verbindungen hinzugefügt werden. Das rekonfigurierbare Modul wird für die Integration in einem Chip als IP Core erstellt. Die Entwicklungsmethodik ist die erste, die die Verifikation der Beispielapplikationen, aller Zwischenschritte und des generierten rekonfigurierbaren Moduls einbezieht. Dazu werden Simulation und Logical Equivalence Checking verwendet, um die Übereinstimmung mit der Spezifikation sicherzustellen. Zusätzlich zu den Beispielapplikationen, die für die Entwicklung verwendet wurden, können mit dem rekonfigurierbaren Modul auch neue Applikationen implementiert werden. Neben der Entwicklungsmethodik wird in dieser Dissertation eine neue rekonfigurierbare Architektur für Zustandsautomaten eingeführt, um digitale Steuerungslogik effizient zu implementieren. Die Entwicklungsmethodik wurde als Entwicklungsumgebung implementiert, die speziell angefertigte, Open-Source und kommerzielle Programme integriert. Alle Tätigkeiten, die nicht notwendigerweise manuell sind, sind automatisiert, um den Entwickler zu entlasten und um hohe Produktivität sicherzustellen. Mit der Entwicklungsumgebung wurde ein exemplarischer Funksensornetzwerkknoten als SoC mit einem rekonfigurierbaren Modul entwickelt. Der WSN SoC wurde in einem 350nm CMOS Prozess hergestellt. Er implementiert alle Beispielapplikationen und alle neuen Applikationen korrekt. Damit wurde die Tauglichkeit der Entwicklungsmethodik belegt. Das rekonfigurierbare Modul erzielt eine 180-fache Reduktion des Energieverbrauchs für Sensormessungen im Vergleich zur integrierten CPU. Die Chipfläche ist 2.2 mal größer als die gleichzeitige Integration aller Beispielapplikationen und neuen Applikationen, aber 4.0-4.3 mal kleiner als embedded FPGAs. Das rekonfigurierbare Modul benötigt 9.1-23.4 mal weniger Konfigurationsdaten als embedded FPGAs. Weiters stellt es genug Flexibilität zur Verfügung um verschiedene neue Applikationen zu implementieren und um Probleme von Beispielapplikationen zu korrigieren.

Zusammenfassung (Englisch)

In current trends towards ubiquitous computing and the Internet of Things (IoT), low power consumption is of increasing concern, for example in wireless sensor network (WSN) nodes. One approach to reduce power consumption is to off-load the CPU by autonomous modules. These relieve the CPU from simple tasks, e.g., performing periodic sensor measurements. The CPU in turn stays in an inactive low-power mode for extended periods. It is only activated if more complex tasks have to be accomplished, such as communicating a new value via the wireless network. Such autonomous CPU supplement modules must be reconfigurable to suffice different requirements, to adapt to new environments, and to fix design issues. In this thesis a new design methodology for the development of such reconfigurable CPU supplement modules is introduced. Contrary to FPGA design, where chips with a predefined reconfigurable architecture are configured, the proposed methodology includes the development of the silicon circuitry itself. The reconfigurable modules have to support both, control-dominated tasks as well as data processing. To reduce silicon area and power consumption, the approach utilizes a mixed-granularity logic architecture. Besides fine-grained functional units and signals, this adds coarse-grained functional units with more complex functionality and operating on multi-bit vectors. This requires that heterogeneous, i.e., multiple different kinds of functional units, are integrated. This further requires, that each reconfigurable module is specifically developed for its given application domain. The design methodology proposed in this thesis addresses this task.State of the art design methodologies for reconfigurable logic architectures are limited to application domains for data processing but do not support control-dominated tasks. These approaches either use coarse-grained or fine-grained architectures, but do not provide mixed granularity reconfigurable logic. The functional units of the reconfigurable logic either have to be instantiated explicitly or are mapped manually. State of the art architectures for reconfigurable finite state machines (FSMs) require large chip area or cause high power consumption. The design methodology introduced in this thesis is the first which supports both, controldominated and data processing tasks. It is universal and independent of the application domain of the reconfigurable modules. The underlying architecture is defined as a collection of reconfigurable functional units connected via a reconfigurable interconnect and specifically supports mixed granularity logic.The functionality of reconfigurable modules is specified with a set of example applications as VHDL or Verilog logic designs. These enable the definition of control-dominated as well as data processing tasks including all signals and cycle accurate timing. From these the functional units and the interconnect are optimized in a novel semi-automatic procedure. The resulting reconfigurable module can implement any of the example applications and provides flexibility for future use cases. In order to further increase its flexibility, additional functional units and routing resources can be included during the optimization. The reconfigurable module is delivered as an IP core for the integration in a chip design. The design methodology is the first to incorporate the verification of the example applications, of all intermediate steps, and of the generated reconfigurable module. Simulation and logical equivalence checking are used to ensure full compliance to the specification. Besides the example applications used in the development, new applications can be implemented with the reconfigurable module. Additional to the design methodology, in this thesis a novel reconfigurable architecture for FSMs is introduced, to improve the support of control-dominated tasks. The design methodology was implemented as an EDA design flow incorporating custom, opensource, and commercial tools. All tasks which are not essentially manual are automated to assist the designer and to achieve high productivity. The design flow was used to develop an exemplary WSN node SoC including a reconfigurable sensor interface module. The WSN SoC was produced in a 350nm CMOS process. It correctly implements all example applications and new applications. This demonstrates the feasibility of the design methodology. The reconfigurable module shows a 180-fold reduction in energy consumption for sensor measurements, compared to the integrated CPU. Its chip area is 2.2 times larger than the parallel implementation of all example and new applications but 4.0-4.3 times smaller than embedded FPGA implementations. The reconfigurable module requires 9.1-23.4 times less configuration data than embedded FPGAs. Additionally it provides enough flexibility to implement diverse new applications and to fix design issues of example applications.