Titelaufnahme

Titel
A digital metastability model for VLSI circuits / by Thomas Polzer
VerfasserPolzer, Thomas
Begutachter / BegutachterinSteininger, Andreas
Erschienen2013
UmfangXIX, 180 S. : graph. Darst.
HochschulschriftWien, Techn. Univ., Diss., 2013
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
Bibl. ReferenzOeBB
DokumenttypDissertation
Schlagwörter (GND)VLSI / CMOS / Metastabilität / Modell / Digitaltechnik
URNurn:nbn:at:at-ubtuw:1-67518 Persistent Identifier (URN)
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A digital metastability model for VLSI circuits [4.15 mb]
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Zusammenfassung (Deutsch)

Diese Dissertation entwickelt ein digitales Model zur Vorhersage von Fehlerraten die durch das zeitlich unvorteilhafte ansteuern von CMOS Speicherelementen, der sogenannten Metastabilität, hervorgerufen werden. Um ein grundlegendes Model entwickeln zu können werden verschiedene Speicherelemente in einer industriellen 90nm Technologie simuliert. Die dominanten Charakteristika des dadurch entstehenden Antwortverhaltens der Elemente werden aus den so erhaltenen Ergebnissen extrahiert. Diese Resultate werden mittels Messungen an einem FPGA basierenden Prototypen überprüft. Die Messschaltungen die dem Stand der Technik entsprechen können den dafür benötigten Detailierungsgrad nicht liefern und müssen deshalb weiterentwickelt und verbessert werden. Die Hauptvorteile unserer Schaltung sind eine signifikant höhere Zeitauflösung und die Möglichkeit eine zustandsabhängige Analyse durchführen zu können. Basierend auf dieser Fallunterscheidung ist es nun möglich eine Messschaltung für Muller C-Elemente und RS-Latches zu entwickeln. Dies ist notwendig da bestehenden Lösungen die asynchrone Elemente mittels der Erkennung von verzögerten Transitionen messen bestenfalls rudimentär sind. Um die Gültigkeit des neu entwickelten Metastabilitätsmodells zu überprüfen wird ein Vergleich zwischen einer digitalen und einer analogen Simulation durchgeführt. Als Zielobjekt dient eine Schaltung aus zwei D-Latches. Das Diagramm der so erhaltenen Fehlergraten zeigt nur eine geringe Abweichung zwischen den zwei Simulation. Sie ist wesentlich kleiner als der Einfluss von Temperatur-, Spannungs- und Prozessvarianzen. Weiters wird analysiert wie kurze transiente Pulse sich in einer elastischen Pipeline fortbewegen können ohne gespeichert zu werden. Solche Pulse können zum Beispiel bei einem Treffer durch ein geladenes Partikel entstehen. Dafür werden zuerst die Grundbausteine der Pipeline (die Muller C-Elemente) mittels analogen Simulationen untersucht. Aus den Ergebnissen wird eine Methode entwickelt um nicht digitale Effekte, die durch diese Pulse entstehen können, im Muller C-Element zu kapseln. Basierend auf diesen Erkenntnissen wird die gesamte Pipeline simuliert. Dabei werden die Ausgangstreiber der einzelnen Stufen variiert. Die Ergebnisse weisen auf einen starken Zusammenhang zwischen der vorhandenen Ausgangsstufe und der Eigenschaft umgespeicherte Pulse weiterzuleiten hin.

Zusammenfassung (Englisch)

This thesis develops a digital model for predicting failure rates caused by marginal triggering, so called metastability, of CMOS storage elements. To derive the underlying model, various storage elements are simulated in an industrial 90nm technology. The main characteristics of the responses of those elements are extracted from the results. The simulation findings are verified in hardware using measurements on an FPGA prototype. To achieve the required level of detail, the state of the art measurement circuits are not sufficient and are therefore extended. The main novelty for measuring D-flip flops is the possibility to perform a state-dependent response analysis and a significantly increased temporal resolution. Based on the case separation technique of the late transition detector for D-flip flops, a measurement infrastructure for Muller C-elements and RS-latches is developed as solutions for measuring asynchronous components using late transition detection were very basic before. To verify the functionality of our newly developed metastability model, a comparison between a digital and an analogue simulation of a circuit comprising two D-latches is performed and the resulting failure rate plots demonstrate that the differences between the simulations are much smaller than the deviation caused by temperature, voltage and process variations. Additionally an analysis on the propagation of short transient pulses in elastic pipelines, as caused by e.g. ionized particle hits, is performed. Therefore the constituting Muller C-elements are subjected to analogue simulation first and a method for containing non-digital output values within the element is derived. Based on those results, the elastic pipeline is simulated using different output stages for the Muller C-elements. The results indicate that the property of containing the propagation of unlatched pulses within the pipeline heavily depends on the used output stage.