Titelaufnahme

Titel
Effects and mitigation of transient faults in quasi delay-insensitive logic / by Werner Friesenbichler
VerfasserFriesenbichler, Werner
Begutachter / BegutachterinSteininger, Andreas ; Vierhaus, Heinrich Theodor
Erschienen2011
UmfangXII, 196 S. : Ill., graph. Darst.
HochschulschriftWien, Techn. Univ., Diss., 2012
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
Bibl. ReferenzOeBB
DokumenttypDissertation
Schlagwörter (DE)asynchrone Logik / transiente Fehler / Fehlertoleranz / Härtungsverfahren / Trace Theorie / Duplikation und Rail Cross-Coupling / Simulation / Emulation
Schlagwörter (EN)asynchronous logic / transient faults / fault tolerance / hardening methods / trace theory / duplication and rail cross-coupling / simulation / emulation
Schlagwörter (GND)Logische Schaltung / Fehlertoleranz / Logischer Entwurf / Asynchronität
URNurn:nbn:at:at-ubtuw:1-48162 Persistent Identifier (URN)
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Effects and mitigation of transient faults in quasi delay-insensitive logic [2.41 mb]
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Klassifikation
Zusammenfassung (Deutsch)

Asynchrone Quasi Delay-Insensitive (QDI) Logik liefert eine im Vergleich zu synchroner Logik verbesserte Fehlertoleranz. Die delay-unabhängige Kodierung macht sie nicht nur robust gegenüber veränderlichen Verzögerungen sondern auch insensitiv gegen transiente Fehler, da solche mit hoher Wahrscheinlichkeit illegale Daten erzeugen die einfach ignoriert werden.

Um die Effekte von transienten Fehlern zu beschreiben, muss zuerst ein Modell mit sämtlichen Annahmen und Randbedingungen gefunden werden.

Existierende Modelle gehen dabei oft einen Kompromiss zwischen Detailierungsgrad und Komplexität ein. In dieser Arbeit wird ein auf Traces basierendes Modell entwickelt, das sowohl ungeschützte als auch gehärtete QDI Schaltungen ausreichend detailiert beschreibt und gleichzeitig den Aufwand zur Analyse von realistischen Schaltungen in Grenzen hält. Ein Trace beschreibt die Abfolge aller Signalereignisse einer Schaltung. Da diese Abfolge auch zur Synthese von QDI Schaltungen verwendet werden kann, scheint es nur natürlich die selbe Methodik auch für die Schaltungsbeschreibung in einer fehlerbehafteten Umgebung einzusetzen. Das entwickelte Modell dient sowohl zur Identifizierung von problematischen Fehlerszenarios als auch zur Berechnung deren relativer Wahrscheinlichkeit.

Im Bereich der QDI Schaltungen existieren unterschiedliche Härtungsverfahren. Auf Basis der Erkenntnisse des Trace-Modells wird eine neue Methode namens duplication and rail cross-coupling abgeleitet.

Die Idee ist die einzelnen Leitungen eines QDI Signals so umzuordnen, dass ein transienter Fehler zu einem illegalen Code führt, der eine Weiterverarbeitung verhindert. Die Schaltung wartet bis der Fehler wieder verschwindet oder bleibt für immer stehen, ohne falsche Daten zu verbreiten. Der erste Ansatz dieser Idee führt schließlich zu den verfeinerten DRXS / DRXX / DRS-Methoden, welche genauer untersucht werden.

Für eine systematische Untersuchung der vorgeschlagenen Verfahren werden komplementäre Fehlerinjektionsexperimente auf Simulations- und Hardware-Ebene angewandt. Da etablierte Verfahren die Besonderheiten von QDI Logik nicht ausreichend berücksichtigen, werden zwei individuell angepasste Fehlerinjektionswerkzeuge entwickelt, eines für Fehlersimulation und eines für Fehleremulation. Diese erlauben eine adäquate Untersuchung von transienten Fehlereffekten und erlauben so eine Bestätigung der theoretischen Erkenntnisse des Trace-Modells als auch auf die vorgeschlagenen Härtungsverfahren. Einige grundlegende Testschaltungen sowie eine komplexere Signalverarbeitungsanwendung werden ausgewählt, um die prognostizierte Fehlertoleranz der unterschiedlichen Verfahren zu überprüfen. Es wird gezeigt, dass eine intelligente Neu-Anordnung einer duplizierten QDI Schaltung die Toleranz gegen transiente Fehler signifikant verbessert, während der zusätzliche Schaltungsaufwand klein gehalten werden kann.

Zusammenfassung (Englisch)

Asynchronous Quasi Delay-Insensitive (QDI) logic offers an improved fault tolerance compared to common synchronous logic. Its delay-insensitive encoding makes QDI circuits not only robust to varying delays but also highly insensitive to transient faults, as such faults likely generate illegal data that is simply ignored.

To describe these fault effects in a quantitative manner, a model that includes all assumptions and boundary conditions has to be employed on.

With existing models one has to make a trade-off between the level of detail they provide and their complexity. In this work, a new trace based fault model is developed. It covers both unprotected as well as hardened QDI circuits in the necessary level of detail, while still only moderate computational efforts are required to analyze real-world circuits. A trace is the sequence of all signal transitions a circuit receives and generates. As that sequence can be used to synthesize QDI circuits, it only seems to be natural to utilize traces for the description of QDI circuits in a faulty environment as well. Thereby the developed model is used to identify problematic fault scenarios and to derive their relative probability.

In the field of QDI circuits, different hardening strategies exist.

Based on the insights gained from the trace based fault model, a new method called duplication and rail cross-coupling is derived. The idea is to re-arrange the particular rails of QDI signals in such a way that a transient fault will lead to an illegal code that prevents the fault from being processed. Such a hardened QDI circuit simply waits until the transient fault decays or it deadlocks for indefinite time, but without propagating any data errors. The initial approach was refined and led to the modified DRXS / DRXX / DRS methods, which are investigated in more detail.

For a systematic assessment of the proposed hardening methods two complementary approaches using simulation and hardware based fault injection are applied. While related tools are described in literature, these do not appropriately consider the peculiarities of QDI logic.

Consequently, two customized fault injection tools are developed, one for fault simulation and one for fault emulation. These tools allow an adequate investigation of transient fault effects, thereby backing up the theoretic results from both the trace based fault model as well as the proposed hardening methods. Several basic test circuits as well as one moderately complex signal processing application are selected to verify the predicted fault tolerance of the different hardening strategies. It is shown that a clever re-arrangement of a duplicated QDI circuit helps to improve the tolerance against transient faults significantly, while keeping the hardware overhead low.