Titelaufnahme

Titel
Evaluation of temporal and spatial partitioning in the time-triggered system-on-a-chip architecture / von Oliver Höftberger
VerfasserHöftberger, Oliver
Begutachter / BegutachterinObermaisser, Roman
Erschienen2010
Umfangxviii, 142 S. : Ill., graph. Darst.
HochschulschriftWien, Techn. Univ., Dipl.-Arb., 2010
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
DokumenttypDiplomarbeit
Schlagwörter (DE)Fehlerabgrenzung / integrierte Architektur / Multiprozessor System-on-a-Chip / Robustheit / embedded System
Schlagwörter (EN)partitioning / integrated architecture / multi-processor system-on-a-chip / robustness / embedded system
URNurn:nbn:at:at-ubtuw:1-36407 Persistent Identifier (URN)
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Evaluation of temporal and spatial partitioning in the time-triggered system-on-a-chip architecture [5.59 mb]
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Zusammenfassung (Deutsch)

Zeitliche und räumliche Abgrenzung stellen sicher, dass eine Komponente das korrekte Verhalten anderer Komponenten im Werte- und Zeitbereich nicht stören kann. Die Time-Triggered System-on-Chip (TTSoC) Architektur bietet die Grundlage für die Entwicklung und Realisierung von Systems-on-Chip (SoC) mit inhärenter zeitlicher und räumlicher Abgrenzung. Mehrere verschiedenartige IP-cores werden mittels eines Time-Triggered Network-on-Chip (TTNoC) verbunden, welches eine präzise Schnittstellenspezikation nutzt um die Kommunikation von Komponenten abzukapseln. Um dynamisch auf sich verändernde Kommunikations- und Leistungsbedingungen reagieren zu können, wird integriertes Ressourcenmanagement bereitgestellt. In dieser Arbeit wird die Effektivität der zeitlichen und räumlichen Abgrenzung in der TTSoC Architektur untersucht. Deshalb ist eine experimentelle, FPGA basierte SoC Struktur entwickelt worden, die die TTSoC Architektur als Plattform verwendet. Dieser Aufbau ermöglicht das absichtliche Einstreuen von Fehlern in das System, während das Verhalten von Komponenten beobachtet wird. Das System wird verschiedenen Belastunsszenarien, Bit Flips, welche transiente und permanente Fehler simulieren, und Rekon figurationsszenarien ausgesetzt, um zu beobachten wie sich das System in der Gegenwart von Fehlern verhält. Die Ergebnisse der Experimente zeigen die Korrektheit zeitlicher und räumlicher Abgrenzung, und demonstrieren die Eignung der TTSoC Architektur als Plattform für die Entwicklung von zuverlässigen Systemen bestehend aus Einzelkomponenten.

Zusammenfassung (Englisch)

Temporal and spatial partitioning ensure that one component cannot interfere with the correct behavior of other components in the value and time domain. The time-triggered system-on-chip (TTSoC) architecture provides a framework for the design and implementation of systems-on-chip (SoCs) with inherent temporal and spatial partitioning.

Multiple heterogeneous IP-cores are interconnected by a time-triggered network-on-chip (TTNoC), which uses a precise interface specification to encapsulate the communication activities of components. To dynamically adjust the system to changing communication and power requirements, integrated resource management is provided. Within this thesis, the effectiveness of temporal and spatial partitioning in the TTSoC architecture is investigated. Therefore, an experimental FPGA-based setup is designed using the TTSoC execution platform. This setup allows the injection of faults in the system, while monitoring the behavior of components. The system is exposed to different load scenarios, bit flips that simulate transient and permanent faults, and reconfiguration scenarios, to observe the system behavior in the presence of faults. The results of the experiments provide evidence for the correctness of temporal and spatial partitioning and demonstrate the suitability of the TTSoC architecture as an execution platform for component-based design.