Titelaufnahme

Titel
The time-triggered system-on-chip architecture / Christian Peter Paukovits
VerfasserPaukovits, Christian Peter
Begutachter / BegutachterinKopetz, Hermann ; Elmenreich, Wilfried
Erschienen2008
UmfangXXIV, 208 S. : graph. Darst.
HochschulschriftWien, Techn. Univ., Diss., 2009
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
Bibl. ReferenzOeBB
DokumenttypDissertation
Schlagwörter (DE)Echtzeitsystem / zeitgesteuert / System-on-Chip / Determinismus / Kapselung / Fehlerisolation / Komplexitätsmanagement / integriertes Management von Ressourcen
Schlagwörter (EN)Real-time system / time-triggered / system-on-chip / determinism / encapsulation / error containment / complexity management / integrated resource management
Schlagwörter (GND)System-on-Chip / Echtzeitsystem / Zeitsteuerung / Field programmable gate array
URNurn:nbn:at:at-ubtuw:1-22787 Persistent Identifier (URN)
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The time-triggered system-on-chip architecture [1.32 mb]
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Zusammenfassung (Deutsch)

Die Time-Triggered System-on-Chip (TTSoC) Architektur ermöglicht eine komponentenbasierte Designmethodologie, welche Komplexitätsmanagement von System-on-Chip Designs mit Milliarden von Transistoren anspricht. Abstraktion, Determinismus und Kapselung sind die Mittel zur konsequenten Entkoppelung von Rechnerkomponenten und Kommunikationsinfrastruktur, wodurch Fehlerisolation und Kompositionalität erzielt wird.

Diese Dissertation präsentiert eine auf FPGA Technologie basierende, reale Implementierung der TTSoC Architektur. Intellectual Property (IP)-cores enthalten die Rechnereinheiten, in denen Jobs von Applikationssubsystemen exekutiert werden. Jeder IP-core hat ein Trusted Interface Subsystem (TISS) angeschlossen, das den Großteil der Systemdienste wie den zeitgesteuerten Kommunikationsdienst der TTSoC Architektur realisiert. Das TISS bietet diese Systemdienste über das Uniform Network Interface (UNI) den IP-cores an. Jedes Paar von IP-core und TISS formt eine Mikrokomponente, die als Architektureinheit betrachtet wird. Mikrokomponenten sind durch das Time-Triggered Network-on-Chip (TTNoC) verbunden.

Mikrokomponenten kommunizieren miteinander mittels gekapselter Kommunikationskanäle. Deren Enden -- die Ports -- enthalten Nachrichten auf Applikationsebene, die zwischen Mikrokomponenten ausgetauscht werden. Die tatsächliche Kommunikation innerhalb der gekapselten Kommunikationskanäle wird für die IP-cores abstrahiert. Kommunikation wird anhand einer globalen Zeitbasis synchronisiert, die ein periodisches Kontrollsystem mitbringt, um Kommunikation zeitlich auszurichten. Das TISS nutzt die globale Zeitbasis zur Bestimmung der Zeitpunkte, wann Kommunikationsaktivitäten stattfinden. Zusätzlich kontrolliert es den Fluss von Nachrichten zwischen Sende- und Empfangsports eines gekapselten Kommunikationskanals.

Fliegende Rekonfiguration erlaubt der TTSoC Architektur, Systemparameter im laufenden Betrieb zu ändern, was zur Anpassung des Systems an wechselnde Ressourcenanforderungen oder Umweltbedingungen benutzt wird.

Zur Befähigung zur Teilnahme an der TTSoC Architektur für einen IP-core verursacht ein TISS einen Hardwareaufschlag von höchstens 10 % in FPGA Technologie. Die Kosten in ASIC Technologie können in die Größenordnung von Bruchteilen einstelliger Dollarcent Beträge geschätzt werden.

Zusammenfassung (Englisch)

The Time-Triggered System-on-Chip (TTSoC) architecture provides a component-based design methodology, which addresses complexity management of system-on-chip designs equipped with billions of transistors. Abstraction, determinism, and encapsulation are the means to achieve a consequent decoupling of computational components from the communication infrastructure, which entails error containment and promotes composability.

This thesis presents a real implementation of the TTSoC architecture based on FPGA technology. Intellectual Property (IP)-cores contain the processing units, in which jobs of application subsystems are executed.

Each IP-core has one Trusted Interface Subsystem (TISS) attached, which realizes the major part of the TTSoC architecture's core services such as the time-triggered communication service. The TISS offers these core services to the IP-cores through the Uniform Network Interface (UNI).

Each pair of IP-core and attached TISS forms a micro component, which is regarded as architectural unit. Micro components are interconnected through the Time-Triggered Network-on-Chip (TTNoC).

Micro components communicate with each other by means of encapsulated communication channels. Their endpoints -- the ports -- contain application-level messages, which are exchanged between micro components. The real communication within encapsulated communication channels is abstracted from the IP-core. Communication is synchronized by means of a notion of a global time base, which entails a periodic control system in order to temporally align communication.

The TISS harnesses the global time base in order to determine the instants, when a communication activity takes place. Additionally, it controls the flow of messages from send port to receive port of an encapsulated communication channel.

On-the-fly reconfiguration allows the TTSoC architecture to change system parameters during live operation, which is used to adapt the system to changing resource demands or environmental conditions.

To let a given IP-core take part in the TTSoC architecture, a TISS causes a hardware overhead of 10 % and below on FPGA technology. The monetary costs on ASIC technology can be estimated in the magnitude of fractions of one-digit dollar cent.