Titelaufnahme

Titel
SPEAR2 - an improved version of SPEAR / Martin Fletzer
VerfasserFletzer, Martin
Begutachter / BegutachterinSteininger, Andreas ; Delvai, Martin
Erschienen2008
Umfang154 S. : Ill.
HochschulschriftWien, Techn. Univ., Dipl.-Arb., 2008
Anmerkung
Zsfassg. in dt. Sprache
SpracheEnglisch
DokumenttypDiplomarbeit
Schlagwörter (DE)soft core processor
Schlagwörter (EN)soft core processor
URNurn:nbn:at:at-ubtuw:1-19088 Persistent Identifier (URN)
Zugriffsbeschränkung
 Das Werk ist frei verfügbar
Dateien
SPEAR2 - an improved version of SPEAR [0.74 mb]
Links
Nachweis
Klassifikation
Zusammenfassung (Deutsch)

Ein Soft-core Prozessor ist ein konfigurierbarer Mikrocontroller der mit einer Hardwarebeschreibungssprache definiert wurde. Solche Prozessoren können für einfach Systeme angepasst werden, deren Aufgabe es ist I/O-Schnittstellen zu steuern. Sie können aber auch für komplexe Systeme geeignet sein, die ein Betriebssystem und Schnittstellen wie Ethernet oder DDR-SDRAM benötigen.

Im Rahmen dieser Diplomarbeit wurde der Soft-core Prozessor SPEAR2 entwickelt. Die SPEAR2 Architektur ist ein 16/32 Bit Prozessor und basiert auf SPEAR (Scalable Processor for Embedded Applications in Real-time Environments). Der Vorgänger wurde am Institut für Technische Informatik - Embedded Computing Systems Group and der Technischen Universität Wien entwickelt.

Es gab mehrere Gründe eine verbesserte Version zu entwickeln: Den Code für neue Zieltechnologien anpassen, einige Nachteile von SPEAR entfernen, Konfigurierbarkeit unterstützen oder um nützlich Funktion zu ergänzen, wie zum Beispiel byteweise adressierter Speicher.

Um diese Ziele zu erreichen, wurde SPEAR2 von Grund auf neu geschrieben.

Um leichtes konfigurieren von Speicher und Datenpfad zu ermöglichen, wurde ein eigene Art der Konfiguration definiert. Grundsätzlich handelt es sich bei SPEAR2 um eine 16 Bit Architektur. Der Datenpfad kann jedoch auf 32 Bit erweitert werden. Großer Aufwand wurde betrieben, damit die beiden unterschiedlich breiten Datenpfade korrekt mit den anderen Komponenten zusammenarbeiten. Die größte Schwierigkeit war ein einheitlicher Speicherzugriff sowie eine einheitliche Schnittstelle zu den externen Modulen. Ein vorrangiges Ziel während der Entwicklung war die Verwendung der gleichen Befehle und Werkzeuge für beide Datenpfad Konfigurationen.

Obwohl beide Prozessoren beinahe die selben Befehle verwenden, verfügen beide über unterschiedliche Eigenschaften. Der erweiterte Datenpfad ermöglicht einen höheren Durchsatz und größeren Adressbereich, jedoch erhöht sich der Ressourcenbedarf um ca. 70 Prozent.

Zusammenfassung (Englisch)

A soft core processor is a configurable microcontroller defined in software. Such processors can be adapted to be appropriate for a simple system, where the only functionalities are the manipulation of general purpose I/O. Moreover, they may also fit a complex system, where an operating system and interfaces like Ethernet or DDR-SDRAM are required.

In the course of this master thesis, the soft core processor SPEAR2 was developed. The SPEAR2 architecture is a 16/32-bit processor and is based on SPEAR (Scalable Processor for Embedded Applications in Real-time Environments), which has been developed at the Institute for Computer Engineering - Embedded Computing Systems Group at the Vienna University of Technology.

The motives for developing an improved version were versatile: fitting the code to new target technologies, eliminating some disadvantages of SPEAR, enabling configurability, or just adding useful features like byte addressed memory.

In order to satisfy these goals, SPEAR2 was written from scratch. A configuration framework was created to provide adjustable memory sizes and the option to change the width of the data path. Basically SPEAR2 is a 16-bit architecture, but the data path can be extended to 32 bit.

Considerable effort had to be done to enable the correct interaction of two different data path widths with other components of the processor.

The chief difficulty was attaining a uniform memory access as well as a uniform bus interface to extension modules for both configurations.

Using the same instructions and the same toolchain for both configurations was a priority objective during development.

Although both processor cores have nearly the same ISA the resulting characteristics of the 16-bit and 32-bit version are quite different.

The extended data path width enables higher performance and larger address space, but increases resource consumption by about 70 percent.