Titelaufnahme

Titel
Interface design in the time-triggered system-on-chip architecture / Christian El Salloum
VerfasserEl Salloum, Christian
Begutachter / BegutachterinKopetz, Hermann, Kastner, Wolfgang
Erschienen2007
UmfangX, 142 S. : graph. Darst.
HochschulschriftWien, Techn. Univ., Diss., 2008
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
Bibl. ReferenzOeBB
DokumenttypDissertation
Schlagwörter (DE)SoC / zeitgesteuert / Echtzeit / Sicherheitskritisch
Schlagwörter (EN)SoC / time-triggered / real time / safety-critical
Schlagwörter (GND)System-on-Chip / Zeitsteuerung / Architektur <Informatik> / Schnittstelle / Schaltung
URNurn:nbn:at:at-ubtuw:1-18578 Persistent Identifier (URN)
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Interface design in the time-triggered system-on-chip architecture [2.19 mb]
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Klassifikation
Zusammenfassung (Deutsch)

The Time-Triggered System-on-a-Chip (TTSoC) architecture provides an integrated execution environment for the component-based development of many different types of embedded applications (e.g., automotive, avionics, consumer electronics). At the core of this architecture is a time-triggered Network-on-a- Chip (NoC) for the predictable interconnection of IP cores.

This thesis contributes to the TTSoC architecture by designing a Uniform Network Interface (UNI) that supports the integration of multiple heterogeneous IP cores-belonging to different criticality-classes and application domains-into a single SoC. The UNI is implemented by a dedicated hardware component called the Trusted Interface Subsystem (TISS), which is replicated for each IP core. The TISS controls the IP core's access to the time-triggered NoC and provides encapsulation mechanisms that prevent any unintended interference between IP cores, which is a major requirement for the integration of mixed-criticality subsystems.

Exploiting the inherent fault isolation and determinism of the architecture, we introduce a novel concept for fault-tolerance based on the replication of entire IP cores organized in Triple Modular Redundancy (TMR) configurations.

With respect to TMR we have investigated two different approaches. While on-chip TMR realizes the replicas in the same SoC to increase the reliability of services residing on a single chip, off-chip TMR instantiates the replicas on different SoCs interconnected by a fault-tolerant off-chip network, as it is required for ultra-dependable systems.

Complementing the architectural framework, we have introduced a novel naming scheme tailored to the unique challenges of large embedded systems based on multi-processor SoCs. The naming scheme supports independent development of application subsystems by providing a dedicated, independent, and domain-specific namespace for each application subsystem and facilitates dynamic resource management by decoupling the logical and the physical system structure.

Zusammenfassung (Englisch)

Die Time-Triggered System-on-a-Chip (TTSoC) Architektur unterstützt die komponentenbasierte Entwicklung von eingebetteten Systemen in den unterschiedlichsten Bereichen wie zum Beispiel in der Automobilindustrie, der Luft und Raumfahrt oder der Unterhaltungselektronik. Den Kern der Architektur bildet ein zeitgesteuertes Network-on-a-Chip (NoC), welches für eine deterministische Kommunikation zwischen den IP-Cores eines SoCs sorgt.

Im Rahmen dieser Arbeit wurde für die TTSoC Architektur ein uniformes Netzwerkinterface (UNI) definiert, welches die Integration von heterogenen IP-Cores unterschiedlicher Kritikalitätsklassen in einem SoC ermöglicht.

Das UNI wird durch eine dedizierte Hardwarekomponente, das Trusted Interface Subsystem (TISS), implementiert. Das TISS ist in jedem IP-Core repliziert, kontrolliert die Zugriffe des IP-Cores auf das zeitgesteuerte NoC und verhindert somit jegliche Form von unbeabsichtigter Interaktion zwischen den IP-Cores.

Weiters beschreibt diese Arbeit ein neuartiges Fehlertoleranzkonzept, welches auf der inhärenten Fehlerisolation und dem Determinismus der Architektur aufbaut. Es basiert auf der Replikation von kompletten IP-Cores und deren Anordnung in einer Triple Modular Redundancy (TMR) Konfiguration.

Hierbei werden zwei unterschiedliche Ansätze beschrieben. Bei "on-chip TMR" befinden sich die replizierten Komponenten auf demselben SoC, um die Zuverlässigkeit eines einzelnen Chips zu erhöhen. "Off-chip TMR" unterstützt die Konstruktion von Systemen höchster Kritikalitätsklasse, indem die replizierten IP-Cores auf unterschiedlichen SoC instanziiert werden, die mittels eines fehlertoleranten Netzwerks verbunden sind.

Weiters wird ein neuartiges Namensschema eingeführt, welches auf die speziellen Herausforderungen von, auf SoC-basierenden, eingebetteten Systemen abgestimmt ist. Das Namensschema unterstützt die unabhängige Entwicklung von Subsystemen, indem für jedes Subsystem ein dedizierter und domänenspezifischer Namensraum vergeben wird. Weiters zeichnet sich das Namensschema durch die Entkopplung von logischer und physikalischer Systemstruktur aus.

Diese Eigenschaft ist für das dynamische Management von Systemressourcen und die damit verbundene dynamische Rekonfiguration von großem Vorteil.