Titelaufnahme

Titel
Topography simulation of deposition and etching processes / Alireza Sheikholeslami
VerfasserSheikholeslami, Alireza
Begutachter / BegutachterinSelberherr, Siegfried ; Riedling, Karl
Erschienen2006
UmfangIX, 116 Bl. : Ill., graph. Darst.
HochschulschriftWien, Techn. Univ., Diss., 2006
Anmerkung
Zsfassung in dt. Sprache
SpracheEnglisch
Bibl. ReferenzOeBB
DokumenttypDissertation
Schlagwörter (DE)Topographiesimulation/ Abscheidung/ Aetzen/ Prozeßtechnologie/ Level Set Methode
Schlagwörter (EN)Topography simulation/ Deposition/ Etching/ Process technology/ Level Set Method
Schlagwörter (GND)Halbleitertechnologie / Abscheidung / Ätzen / Topografie / Simulation
URNurn:nbn:at:at-ubtuw:1-16749 Persistent Identifier (URN)
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Topography simulation of deposition and etching processes [4.99 mb]
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Zusammenfassung (Deutsch)

Heutzutage ist es üblich die Simulation der Herstellungsprozesse als ein Mittel für die Entwicklung neuer Produkte oder Prozesse zu nutzen. Das Ziel dieser Technik ist, die Optimierung der Prozesse und infolgedessen der Produkte, bevor sie in die Produktionslinie kommen. Dies ist vorteilhaft, da experimentelles Optimieren sehr teuer ist. Die Simulation der Herstellungsprozesse hilft, die bestmögliche Konfiguration des Produktionsprozesses, auch wenn das bestehende Gerät noch nicht vorhanden ist, zu finden. Die Erweiterung und Konfiguration der existierenden Prozesse können noch vor der Investition getestet und evaluiert werden. Die Abscheidung und das Aetzen sind zwei wichtige Herstellungsprozesse, deren Simulation einen gemeinsamen Teil besitzt, nämlich die Beschreibung der sich bewegenden Grenzoberflächen. Grob gesagt gibt es drei verschiedene Kategorien der Algorithmen für die Oberflächenevolution: Die Methode der Polygone, die der Zellen, und die Level Set Methode. Die Level Set Methode leidet nicht unter den Problemen der beiden anderen Methoden.

Diese Arbeit konzentriert sich auf die Entwicklung und Implementierung eines auf der Level Set Methode basierten mehrzweckigen Topographiesimulators in zwei und drei Dimensionen. Fortgeschrittene Algorithmen und Techniken wie Narrow Banding und Fast Marching Methoden sind für die Implementierung eines effizienten und schnellen Simulators unumgänglich. Der Simulator ist fähig, verschiedene physikalische Modelle für die Abscheidung und das Aetzen zu behandeln. Diese Modelle können in einem separaten Modul verwendet werden. Die Parameter dieser Modelle wurden mittels Messungen und mit Hilfe von Inverse Modelings kalibriert und optimiert. Der große Teil der in dieser Arbeit präsentierten Applikationen ist von unseren Industriepartnern angefordert oder inspiriert. Die Applikationen, die sich auf Entwurf von Interconnect-Linien beziehen, entstanden in Zusammenarbeit mit Cypress Semiconductor Corporation (San Jose, CA, USA). Die Profile der abgeschiedenen Schichten und Voids in zwei und drei Dimensionen wurden simuliert. Zweidimensionale Simulationen geben Auskunft über die zwischen den verschiedenen Metallschichten entstehenden Kapazitäten, die Schaltverzögerungen stark beeinflussen. Zusätzlich sind dreidimensionale Void Charakteristika simuliert worden, um einen Einblick in möglichen Layout-Entwurf-Regeln zur Vermeidung der Cracking-Effekte zu geben. Weiters wurden aussagekräftige Simulationen der Abscheidung von Siliziumdioxid in Gräben mit verschiedenen Seitenverhältnissen für PMOSFETs von Infineon Technologies (Villach, Austria) ausgeführt. Schließlich wurde Plasmaätzen für das Toshiba R&D Zentrum (Kawasaki, Tokyo) simuliert, wobei ein unerwünschtes Abrunden der Kanten minimiert wurde.

Zusammenfassung (Englisch)

Nowadays, it is common to use the simulation of semiconductor manufacturing processes as a mean to support the development of new products or processes. The aim of this technique is to rationalize these processes and, consequently the products, before they actually enter the production line, since experimental optimization is very expensive. Simulation of manufacturing processes helps to find the best possible configuration of the production process even if the production equipment can not be used yet. Extension or reconfiguration of the existing processes can be tested and evaluated before investment takes place. Deposition and etching are two of the most important semiconductor manufacturing processes. The common aspect regarding the simulation of the deposition and etching processes is tracking moving boundaries. Roughly speaking, there are three categories of algorithms for surface evolution. The first one is the string-based method, the second one is the cell-based method, and finally the most recent is the level set method. This method avoids many problems inherent in the first two methods. This work focuses on the development and implementation of a general purpose topography simulator in two and three dimensions using the level set method. Sophisticated algorithms and techniques such as narrow banding and fast marching methods for implementation of an efficient and fast simulator have been used. The simulator is capable of handling different physical models for deposition and etching. These models can be implemented in a completely separated module in the simulator. The parameters of different models are calibrated and optimized using measurements based on inverse modeling. The great part of applications presented in this work was requested or inspired by our industrial partners. The applications regarding the design of interconnect lines were needed by Cypress Semiconductor Corporation (San Jose, CA, USA). The profiles of deposited layers and voids in two and three dimensions are simulated. The two-dimensional simulations predict the capacitances formed between the different metal layers that significantly determine the timing delays. In addition, three-dimensional void characteristics are simulated for gaining insight into possible layout design rules for avoiding cracking effects. A predictive simulation of the deposition of silicon dioxide into trenches with different aspect ratios is performed for PMOSFETs from Infineon Technologies (Villach, Austria).

Finally, plasma etching for obtaining the etching profiles with minimum corner rounding is simulated for Toshiba R$\&$D Center (Kawasaki, Tokyo).